파네시아, 네이처 초청받아 美 메타와 함께 CXL 기반 ‘AI 데이터센터(AI DC)’ 구조 공동 제시

팹리스 반도체 기업 파네시아와 글로벌 하이퍼스케일러 메타(Meta)가 협업을 통해, 데이터센터 전체를 하나의 칩처럼 동작시키는 차세대 인공지능 데이터센터(AI DC) 구조를 제시했다. 관련 내용은 네이처(Nature)가 발행하는 학술지 NREE(Nature Reviews Electrical Engineering)에 초청을 받아 게재됐다.

그림 1. 메타와 파네시아가 네이처 리뷰 학술지(NREE)에 공개한 'CXL 기반 단일 칩형(One-Chip-Like) 데이터센터' 구조. 데이터센터 전체를 하나의 칩처럼 동작시킨다는 개념을 형상화했다.

AI 실행 단위, ‘칩 하나’에서 ‘데이터센터 전체’로 확대

AI 모델이 조 단위 파라미터로 커지면서, 학습 한 스텝에 수백~수천 개 가속기가 참여하고 테라바이트급 데이터를 주고받는다. 이때 전체 진행 속도는 가장 느린 가속기가 결정하기 때문에, 가속기를 더 추가하는 것은 연산 능력뿐 아니라 지연이나 장애가 발생할 수 있는 지점도 함께 늘리는 셈이 된다. 결국 일부 구성요소의 응답이 늦어지면 나머지 구성요소도 연산을 멈추고 기다려야 하는데, 이 지연의 편차가 커질수록 전체 작업이 언제 끝날지 예측하기가 어려워진다.

이 편차를 줄여 더 크고 안정적인 하나의 실행 단위를 만드는 것은 업계 전체가 공유하는 과제다. 각 랙 내부에서는 이미 전용 고속 링크를 통해 매우 빠르고 긴밀한 연결이 이뤄지고 있으며, 문제는 그 다음 구간, 즉 랙과 랙 사이의 연결에 있다. 이 구간은 지금까지 대부분 이더넷이나 인피니밴드 같은 일반 네트워크로 이어졌는데, 이 경로에서는 요청이 네트워크 인터페이스와 소프트웨어 기반 조율 단계를 거치게 되면서 지연 편차가 커진다. 파네시아와 메타는 바로 이 지점, 즉 랙을 넘어서는 구간까지 랙 내부와 같은 수준의 예측 가능성을 확보하는 것을 이번 연구의 과제로 삼았다.

이를 위해 연구팀이 택한 기반은 CXL(Compute Express Link)이라는 개방형 국제표준이다. CXL은 여러 반도체·인프라 기업들이 함께 참여하는 표준 컨소시엄에서 만들어가는 규격으로, 특정 기업의 생태계에 종속되지 않고 업계 전반이 공통으로 채택할 수 있다는 점이 특징이다. 파네시아와 메타가 제시한 구조는 이 CXL 표준을 기반으로 랙을 넘어서는 구간의 지연시간 편차를 최소화해, 데이터센터 전체가 하나의 칩처럼 예측 가능하게 동작하도록 만드는 것이 핵심이다.

CXL 기반 구조의 핵심: 세 가지 하드웨어와 계층적 배치

파네시아와 메타가 제시한 구조는 CPU, 가속기, 메모리를 CXL 기반의 하나의 도메인으로 묶어, 캐시 일관성이 유지되는 범위를 랙 내부를 넘어 데이터센터 전체까지 확장한 것이 특징이다. 여기에 하이 팬아웃 스위치, 패브릭 컨트롤러, 링크 가속 유닛 등 3종의 하드웨어를 더해 지연시간 편차를 최소화하고, 칩 내부의 자원 배치 원리를 데이터센터 규모로 그대로 확장했다. 나아가 전기 신호가 도달할 수 있는 물리적 거리의 한계를 넘기 위해, 광통신을 활용해 CXL의 연결 범위를 확장하는 기술도 함께 제시했다. (세부 사항은 Appendix 참고)

그림 2. 단일 칩형 데이터센터 개념도. 칩 내부의 자원 배치 원리(chip floorplan)를 데이터센터 규모(rack floorplan)로 옮긴 전체 구상. ① CXL로 칩형 동작의 기반을 마련하고, ② 지연 편차를 줄이는 전용 하드웨어를 더한 뒤, ③ 칩의 설계 원리대로 자원을 배치하는 3단계로 구성된다.

논문은 이 구조의 효과를 가늠하기 위한 참조 구성으로, CPU 1개가 가속기 2개를 관리하는 일반적인 랙 스케일 구성을 기준으로 비교했다. 그 결과 CPU 1개가 관리하는 가속기 수는 8배(2개→16개)로 늘고, 하나로 묶이는 연결 도메인은 참조 구성 대비 최대 13배(가속기 최대 960개)로 커진다. 원래 랙 내부를 벗어나 네트워크를 거쳐야 했던 접근은, 이제 그럴 필요 없이 고정된 경로를 통해 마이크로초급에서 수백 나노초급으로 최대 10분의 1까지 단축된 지연시간으로 처리된다. 장애 발생 시 교체 단위 역시 서버 전체에서 부품 하나로 좁아진다. 이 정도 규모로 장치들을 하나의 실행 환경처럼 묶을 수 있다면, 지금보다 훨씬 큰 단일 AI 모델도 중간에 끊기지 않고 학습시키거나, 여러 서비스를 하나의 인프라 위에서 지연 없이 동시에 처리하는 것이 가능해진다.

그림 3. 기존 네트워크 기반 구조와 단일 칩형 CXL 패브릭의 아키텍처 관점 비교. 연결 도메인 규모·서버 간 접근 지연·장애 교체 단위를 대비해 보여준다. 왼쪽은 NVIDIA GB200 NVL72 구성(랙 내부는 NVLink·NVLink-C2C 기반 연결, 서버·랙 간은 이더넷 또는 인피니밴드 연결)을 참조 플랫폼으로 삼았으며, UALink 등 랙 내부 가속기 연결에 쓰이는 유사 기술도 같은 범주(랙 스케일업 링크)에 해당한다. 오른쪽은 이 참조 플랫폼과 동일한 조건(CPU 1개당 가속기 2개)에서 출발해, CXL.cache 기반으로 CPU 1개당 가속기 16개, 이를 약 60개 그룹으로 묶었을 때 최대 약 960개 가속기가 하나의 코히런스 도메인을 이루는 논문상의 구조를 나타낸다. 왼쪽 하단의 '72'는 GB200 NVL72 랙에 탑재되는 GPU 수(제품 스펙)이며, 오른쪽 상단의 '2 Accelerators'는 이 중 CPU 1개가 직접 관리하는 가속기 수를 논문이 별도로 규정한 값으로, 서로 다른 기준의 수치임을 밝힌다.

이번 연구가 실린 NREE의 리뷰 논문은 학술지가 해당 분야를 이끄는 소수의 연구자나 기관을 직접 선정해 집필을 요청하는 초청 방식으로만 게재된다. Nature 측이 이번 CXL 데이터센터 분야의 저자로 파네시아를 직접 선정했다는 것은, 그만큼 파네시아의 기술력이 이 분야를 대표할 만한 수준으로 인정받았다는 의미로 해석된다. 파네시아는 이 초청을 받아 전 세계 반도체 스타트업 중 처음으로 NREE 리뷰 논문 집필을 주도했으며, 이 논문은 NREE가 CXL 기술과 AI DC 구조를 다룬 첫 리뷰이기도 하다. 국내 스타트업이 글로벌 빅테크의 인프라 조직과 공동 저자로 이름을 올린 이례적인 사례다. 

정명수 파네시아 대표는 “AI가 거대해질수록 개별 가속기의 성능만큼 수많은 가속기와 메모리를 얼마나 빠르고 효율적으로 연결하느냐가 중요하다”며 “이번 연구는 CXL을 기반으로 데이터센터 전체를 하나의 컴퓨팅 시스템처럼 동작시키는 차세대 AI 인프라의 방향을 제시했다는 데 의미가 있다”고 말했다.

한편 파네시아는 이번 구조를 실현하는 데 필요한 핵심 부품을 이미 실리콘으로 구현하고 실증 검증까지 마쳤으며, 상용 공급을 위한 준비를 진행하고 있다. 관련 논문은 다음 링크에서 확인할 수 있다.

※ 논문명: One-Chip-Like Datacenter Design Enabled by CXL-Based Scale-Up Fabrics

https://www.nature.com/articles/s44287-026-00315-5

※ 붙임: 기술/제품 관련 세부설명 및 관련 그림

■ Appendix. 제품/기술 관련 세부설명

배경: AI 실행 단위가 칩에서 데이터센터로

인공지능(AI) 모델이 빠르게 커지면서, 하나의 AI를 실행하는 데 쓰이는 하드웨어의 규모도 개별 칩에서 데이터센터 수준으로 확대되고 있다. 엔비디아는 랙 하나를 통째로 묶는 NVL72를 공개한 바 있으며, AMD 또한 랙 스케일 AI 시스템 '헬리오스(Helios)'를 공개했다.

오늘날 AI DC를 이루는 두 종류의 연결: 스케일업, 그리고 스케일아웃

이렇게 커진 시스템을 실제로 연결하는 방식은 크게 두 층으로 나뉜다. 스케일업(scale-up) 인터커넥트는 가까이 있는 장치 여러 대를 묶어 마치 한 대의 컴퓨터처럼 동작하게 만드는 연결이다. 엔비디아의 NV링크(NVLink)나 업계 표준화가 진행 중인 UA링크(UALink)가 여기에 해당한다. 장치가 상대방의 메모리를 직접 읽고 쓰기 때문에, 데이터를 따로 포장해 보내고 받는 절차가 없어 지연시간이 짧다. NV링크나 UA링크는 현재 랙 하나 내부에서 주로 활용되고 있으며, 가속기를 서로 잇는 데 초점이 맞춰져 있어 CPU와 메모리까지 하나의 자원으로 함께 묶지는 못한다. 스케일아웃(scale-out) 네트워크는 그 바깥을 잇는 연결이다. 랙과 랙, 서버와 서버를 이더넷(Ethernet)이나 인피니밴드(InfiniBand)로 연결해 시스템의 규모를 키운다. 더 넓은 범위를 연결할 수 있지만, 데이터를 패킷 형태로 포장해 주고받아야 하고 그 과정에 소프트웨어 계층이 개입한다. 그만큼 지연시간이 길다는 문제가 존재한다.

오늘날 AI DC가 해결해야하는 문제

대규모 AI 학습·추론은 이렇게 연결된 여러 가속기가 데이터를 반복적으로 주고받으며 함께 진행된다. 이때 모든 가속기가 같은 단계에 도달해야 다음 단계로 넘어갈 수 있기 때문에, 그중 가장 느린 하나가 전체 속도를 좌우한다. 현재의 데이터센터는 랙 내부에서 가속기 간에는 빠른 스케일업 인터커넥트로 연결되지만, 랙을 벗어나는 연결과 가속기 외의 장치를 잇는 연결은 느린 스케일아웃 네트워크에 의존한다. 이런 환경에서는 최악의 지연시간이 평소(중앙값)보다 5배가량 길어지는 것으로 측정된다. 이런 상황이 전체 작업을 지연시키는 결정적 요인이 되는 것이다. 참여하는 장치가 많아질수록 이런 지연은 더 자주, 더 크게 나타난다. 따라서 오늘날 대규모 AI 인프라에서는 개별 장치의 성능이나 연결 속도를 높이는 일 못지않게, 장치들 사이에서 발생하는 속도 편차를 줄여 데이터센터 전체가 예측 가능하게 동작하도록 설계하는 일이 중요해지고 있다.

파네시아와 메타의 제안: 단일 칩형 AI DC 구조

파네시아와 메타 연구팀은 이 문제를 해결하기 위해, 반도체 칩 내부가 이미 이 문제를 해결해온 방식에 주목했다. 칩 내부에서는 CPU 코어, 가속기, 메모리 등 서로 다른 부품들이 짧고 균일한 통로로 연결돼 신호가 늘 일정한 시간에 오가고, 하나의 메모리 공간을 함께 쓰며 데이터의 최신 값을 하드웨어가 자동으로 맞춰 준다. 칩이 갖춘 이 '예측 가능성'을 서버와 랙을 넘어 데이터센터 전체로 확장하자는 것이 이번 연구의 출발점이다.

연구팀이 제시한 단일 칩형 데이터센터 구조는 세 단계로 구성된다.

① CXL 기반 마련

먼저 연구팀은 칩이 예측 가능하게 동작하도록 만드는 핵심 기능이 '캐시 일관성 관리'—여러 부품이 하나의 메모리 공간을 공유하며 최신 데이터를 자동으로 맞춰주는 기능—에 있다고 봤다. 이를 서버 여러 대로 확장하기 위해, 이 기능을 표준으로 지원하는 CXL을 기반으로 삼았다.
CXL 역시 앞서 설명한 스케일업 인터커넥트의 한 종류다. 그러나 가속기끼리 잇는 데 초점을 둔 기존 스케일업 인터커넥트와 달리, CXL은 CPU와 가속기에 더해 메모리까지 같은 연결 안에 넣고 이들 사이의 캐시 일관성을 표준 차원에서 맞춰준다. 연결할 수 있는 장치의 종류와 수도 더 넓다. 연구팀이 CXL을 택한 이유가 여기에 있다. 랙 하나에서 주로 활용되던 스케일업 도메인을, 그 너머 데이터센터 규모까지 넓히려는 것이다. 다만 CXL 표준은 여러 장치를 하나로 묶는 기본 규칙만 정할 뿐, 데이터가 어떤 경로로 얼마나 빨리 전달되는지는 만드는 회사의 선택에 맡겨둔다. 그래서 표준을 그대로 따르기만 하면 장치를 거칠 때마다 걸리는 시간이 들쭉날쭉해지는 문제가 남는다. 연구팀은 이 빈틈을 채우는 것이 이번 연구의 핵심이라고 봤다.

② 속도 편차를 없애는 전용 하드웨어 3종

이에 연구팀은 CXL 위에 다음 세 가지 하드웨어를 더했다.

1. 고성능 패브릭 스위치: 한 번에 많은 장치를 연결해 경로를 줄이고, 어디서 출발하든 경로 길이가 비슷하도록 한다.
2. 링크 가속 유닛(LAU): 장치 간 연결 지점에서 반복되는 처리를 전담 하드웨어로 처리해 항상 일정한 시간 안에 끝나도록 한다.
3. 패브릭 컨트롤러: 요청 처리 순서를 시스템 전체에 동일하게 적용해, 어느 장치를 거치든 일관되게 처리되도록 한다.

③ 칩의 설계 원리를 따른 구조적 배치

마지막으로 이 부품들을 칩과 같은 원리로 배치했다. 칩이 회로 블록을 '타일'로 묶어 반복 배치하듯, CPU·가속기·메모리·스위치를 종류별로 묶은 '트레이(tray)', 이를 묶은 '포드(pod)', 여러 포드를 잇는 '패브릭(fabric)'이라는 계층 구조로 규칙적으로 배치해 어디서든 비슷한 속도로 통신이 이뤄지도록 했다.

3. 정량적 개선 효과

균일한 경로와 일정한 처리 속도, 통일된 처리 순서가 함께 작동하면서, 여러 랙에 흩어진 장치들이 비로소 하나의 실행 환경처럼 동작하게 된다. 논문은 이를 기존 스케일아웃 네트워크 기반 인프라와 비교해 다음과 같은 개선 효과를 제시했다. 비교 기준으로 삼은 구성은 NVIDIA GB200 NVL72로, CPU 한 개에 가속기 2개를 NVLink-C2C로 연결하고 랙 내부는 NVLink, 서버와 랙 사이는 스케일아웃 네트워크(이더넷 또는 인피니밴드)로 잇는 방식이다.

• CPU 1개가 직접 관리할 수 있는 가속기 수: 기존 2개 → 이번 구조 16개 (8배 증가)
• 하나로 묶여 함께 동작하는 가속기 규모: 기존 수십 개 → 이번 구조 최대 약 960개
• 장치와 장치 사이 데이터 접근 속도: 기존 마이크로초 단위 → 이번 구조 수백 나노초 단위 (약 10분의 1로 단축)
• 고장 시 교체해야 하는 범위: 기존 서버 한 대 전체 → 이번 구조 문제가 생긴 장치 하나만 결과적으로 CPU 한 개가 직접 관리할 수 있는 가속기 수가 8배로 늘고, 하나의 그룹으로 묶여 함께 동작하는 가속기 규모도 최대 960개까지 커진다. 장치 간 데이터 접근 속도는 10분의 1 수준으로 빨라진다. 자원을 종류별로 나눠 놓았기 때문에, 고장이 나도 서버 전체가 아니라 문제가 생긴 장치 하나만 교체하면 되어 멀쩡한 자원을 낭비하거나 운영을 오래 멈출 필요가 없다.

4.개념에 머물지 않는다: 실리콘 구현과 제품화

이러한 설계와 제안은 개념에만 머물지 않는다. 파네시아는 앞서 설명한 구성요소들을 실제 실리콘으로 구현하고 제품화하는 단계에 있다. 패브릭 컨트롤러(CXL/PCIe 콤보 컨트롤러)와 LAU 제품은 실리콘 검증을 마쳤고, 패브릭 스위치는 실물 실리콘 칩으로 제작을 완료해 사전 배포 칩을 제공하고 있다. 제안한 구조가 실제 제작 가능한 실리콘 수준에서 성립함을 보인 것이다. 논문에 실린 파네시아의 CXL 스위치·패브릭 컨트롤러 칩 회로 배치도가 이를 뒷받침한다. 칩 중앙에는 전체를 조율하는 제어 회로를 두고, 외부와 연결되는 포트들은 칩 둘레를 따라 대칭으로 배치했다. 어떤 장치가 연결되더라도 신호가 이동하는 거리가 똑같아져, 배선 위치에 따라 신호 도착 시간이 미세하게 달라지는 문제를 원천적으로 막기 위해서다. 각 포트에는 앞서 소개한 링크 가속 유닛과 패브릭 컨트롤러, 임시 저장 공간(버퍼)이 하나로 통합돼 있어, 어느 포트로 데이터가 들어오든 똑같은 순서로 처리된다. 앞서 제시한 설계 원리가 도면 위 구상이 아니라 실제 칩의 물리적 배치로 구현돼 있다는 뜻이다.

5. 보안 및 향후 과제

여러 AI 작업이 동시에 돌아가는 환경에서는, 서로 다른 사용자(테넌트)의 데이터가 의도치 않게 섞이거나 노출될 위험이 있을 수 있다. 논문은 이런 문제를 막기 위해 사용자별로 접근 범위를 명확히 나누고, 하드웨어 차원에서 허용된 사용자만 접근할 수 있도록 제한하는 방법, 그리고 데이터를 암호화해 주고받는 방법까지 함께 다루고 있다. 실제 서비스 환경에 적용할 때 가장 먼저 제기될 수 있는 보안 우려에도 미리 답을 준비해둔 셈이다. 한편 전기 신호는 멀리 갈수록 약해진다는 물리적 한계가 있다. 최신 규격(128 GT/s 전송 속도) 기준으로 신호를 중간에 두 번 증폭해도, 신호가 안정적으로 도달할 수 있는 거리는 약 7미터, 랙 6~7개 정도에 그친다. 연구팀은 이 한계를 넘어 스케일업 도메인을 데이터센터 전체로 넓히기 위한 다음 단계로, 나머지 설계는 그대로 두고 신호만 전기 대신 빛으로 주고받는 방식(CXL-over-Optics)을 제시했다. 참고로 파네시아는 이 방식 또한 실물로 구현해 PoC 검증까지 마친 상태다.

AI를 실행하는 단위가 개별 서버에서 데이터센터 전체로 커지는 흐름 속에서, 이번 연구는 시스템을 '더 크게 연결하는 것'을 넘어 '칩처럼 예측 가능하게 연결하는' 설계 원리를 제시하고, 이를 실제 칩으로 구현·검증했다는 점에서 의미가 있다. 장치 간 속도 편차를 구조적으로 줄인 이번 접근은 대규모 AI 인프라의 성능과 안정성을 함께 끌어올리는 토대가 될 것으로 기대된다.

그림 4. 지연시간 변동을 최소화하는 핵심 구성요소— 대규모(고-팬아웃) 스위치, 링크 가속 유닛(LAU), 패브릭 컨트롤러.

그림 5. 장치 간 지연시간 분포 비교. 기존 데이터센터(왼쪽)는 특정 구간에서 지연이 크게 튀어(비균일) 전체 작업이 가장 느린 지점을 기다리게 되는 반면, 단일 칩형 데이터센터(오른쪽)는 지연이 고르게 유지돼(평탄) 꼬리 지연으로 인한 지체가 줄어든다.

그림 6. CXL 기반: 단일 칩형 데이터센터의 토대. 지금까지 칩 안에 머물던 캐시 일관성 도메인(coherent domain)을 CXL을 통해 여러 서버 규모로 확장한다.

그림 7. 구성요소 ① 링크 가속 유닛(LAU). 장치 간 연결 지점에서 반복되는 처리(전달 결정·트랜잭션 관리·헤더 변환)를 전담 하드웨어로 수행해, 통신이 항상 일정한 시간 안에 끝나도록 한다.

그림 8. 구성요소 ② 고-팬아웃 논블로킹 스위치. 한 번에 많은 장치를 적은 단계로 연결하고 내부 경로를 넉넉히 확보해, 어느 장치에서 출발하든 경로 길이가 비슷하고 동시에 들어온 요청이 서로 막지 않도록 한다.

그림 9. 구성요소 ③ 패브릭 컨트롤러. 요청 처리 순서의 기준(우선순위·해석·오류 검사·보안·순서)을 시스템 전체에 동일하게 적용해, 어느 장치를 거치든 일관된 규칙으로 처리되도록 한다.

그림 10. CXL-over-Optics를 통한 확장 (image10) 전기 신호의 거리 한계(약 7m, 랙 6~7개)를 넘어, 상위 설계는 그대로 둔 채 신호만 빛으로 주고받아 단일 칩형 데이터센터의 범위를 데이터센터 전체로 넓힌다.

그림 11. 파네시아 정명수 대표이사